[판교테크노밸리]반도체 초미세 패턴 제작기술 개발

반도체 초미세 패턴 제작기술 개발

 

 

 

반도체 용량의 획기적인 증가 가능한 초미세회로 패턴 제작기술 개발
- 10nm이하 차세대 반도체용 초미세 나노패턴 제작 핵심 기술 개발 -

□ 국내 연구팀이 1㎛급 미세회로 패턴 밀도를 200배 이상 증가시켜 반도체의 용량을 획기적으로 증가시킬 수 있는 ‘5nm급 반도체 초미세회로 패턴 제작기술’을 개발하였다. 이번 연구로 트랜지스터, 전자회로, 메모리, 디스플레이, 센서 등에 활용되는 반도체 미세회로 패턴 공정기술에서 난제로 여겨지던 ‘10nm이하 초미세회로 패턴 제작’을 국내 연구팀이 해결함으로써 향후 극초소형 반도체 제작을 위한 기술적 토대를 마련하였다.

□ 이번 연구는 미래창조과학부에서 지원하는 기초과학연구원(나노물질및화학반응연구단(단장 유룡))의 김상욱 교수팀(KAIST)과 글로벌프론티어사업(하이브리드인터페이스기반미래소재연구단(단장 김광호))의 권세훈 교수팀(부산대학교)이 공동협력연구를 통해 수행되었으며 이번 연구결과는 기초연의 기초연구와 글로벌프론티어의 원천연구와의 융합연구로 재료과학분야의 세계적인 학술지인 ‘Advanced Functional Materials’紙 4월 6일(일) 온라인 판에 게재되었다.
(논문명 : Atomic Layer Deposition assisted Pattern Multiplication of Block Copolymer Lithography for 5 nm Scale Nanopatterning)

□ 기존 반도체 미세회로 패턴 제작기술은 감광재료와 레이저광을 이용하는 광리소그래피(Optical Lithography) 공정을 사용하는 것이다. 그러나 20nm이하의 미세회로 패턴 제작은 기술적 한계로 인해 구현하기에 많은 문제점이 있다.

o 이에 따라 최근 다양한 나노패턴 제작기술이 개발되고 있으며 그 중 분자자기조립(Molecular Self-assembly) 현상을 이용하여 나노구조를 형성하는 기술이 새로운 미세회로 패턴 기술로 예견되고 있으나, 10nm이하의 패턴으로 제조 시에 종횡비가 매우 낮아 실제 반도체 미세회로 패턴 형성을 위한 마스크 (반도체에 전자회로를 일정하게 그려 넣기 위한 틀)로 적용하기 힘든 점 등이 기술적 문제로 남아 있었다.

o 연구팀은 이러한 문제점을 해결하기 위하여, 복잡한 3차원 구조에서도 뛰어난 두께 균일도와 정밀한 두께 조절이 가능하고, 박막 증착온도가 낮고, 대면적 박막 증착이 가능한 원자층증착법을 활용하였다.

o 블록공중합체의 자기조립현상을 이용하여 10nm 크기로 정렬된 패턴을 대면적으로 형성한 후, 이종소재간의 인터페이스 특성 제어를 통해 5nm 두께의 매우 얇고 평탄한 산화알루미늄(Al2O3)층을 원자층증착법으로 형성하였다. 그 후, 선택적 제거를 통해 최종적으로 5nm의 산화알루미늄 초미세 패턴을 형성하였다. 형성된 산화알루미늄 초미세 패턴을 마스크로 활용하여 하부 기판에 패턴 전사가 성공적으로 이루어짐을 확인하였다.

□ 이번 성과는 반도체 미세회로 패턴 공정기술의 난제였던 5nm이하의 초미세 패턴을 형성함으로써 실제 반도체 나노소자공정에 이용할 수 있는 가능성을 보였다. 또한, 다양한 분야에서 요구되고 있는 5nm 이하 크기의 기능성 나노 튜브 및 나노 선 제조에도 활용될 수 있을 것으로 기대된다.

o 연구팀은 “이 기술은 현재까지 불가능이라 여겨졌던 10nm 이하의 반도체 제작을 가능케 하여, 반도체의 용량의 획기적인 증가가 가능한 기술적 토대가 마련되었다”라고 연구의의를 밝혔다.

문의 : 원천연구과 박진선 과장(02-2110-2380), 김용만 서기관(02-2110-2381)